Pipelining

• pipeline vs non-pipeline (2배 차이! 더 늘어나면 차이가 더 나게 됌)
  • wash spin dry 이런 것 각각을 stage 라고 부름!

• clock period in pipeline
• spin이 1.5m라 가장 긴 stage를 따라감(모든 스테이지는 같은 clock input을 사용하고 있기에)

• pipeline의 성능
  • non pipeline은 여러 스테이지가 하나로 묶여 클럭 사이클 : 모든 스테이지를 합한 값으로 결정
  • 반면, pipeline은 단일 스테이지로 보기에 클럭 사이클 → 1개의 스테이지 기준
    • N : 명령어 개수, S : stage 개수

• Pipeline 속도향상
  • 모든 스테이지가 균형있는 (balanced) 클럭 주기 → 속도 향상!
    • 모든 스테이지가 아예 같음 → Tpipe = Tnon-pipe/stage 개수
  • non balanced → 가장 긴 스테이지가 클럭 주기 결정!
  • 속도향상은 곧 처리량을 늘리는 것으로 이어지지만, 1개의 스테이지가 끝나기까지의 시간(latency)는 줄어들지 않는다!
  • 예시 : 전체 클럭 주기는 같지만, 균형있는 것이 더 빠름!

• Pipelining and RISC-V ISA Design ( vs x86 = old ISA 파이프라인 고려x 명령어 1~17바이트)

  • 모든 명령어가 32bit = 4byte → 32bit장점 : fetch and decode하기 쉽다.
  • 적고 규칙적인 명령어 형식 가졌다. (레지스터를 한 단계에 해독하고 읽을 수 있다.)←Mux통해
  • Load / Store addressing 가능! → 주소를 계산하는 것은 EX단계에서, 메모리접근은 MEM단계에서!
  • 대략적인 가이드라인 (IF,ID 사이엔 IF/ID Flip Flop이 존재한다. = pipeline register) 총 4개있음

  

• RISC-V Pipeline Stages

  1. IF : mem으로부터 명령어를 fetch한다.
  2. ID : 명령어(+opcode) 해독 & 레지스터 read
  3. EX : operation 수행 또는 address 계산
  4. MEM : 피연산된 메모리 주소 접근
  5. WB : 레지스터에 결과를 write
  • 위의 그림에서 점선이 레지스터 관련
  • 위의 그림에서 왼쪽이 색칠됨 → Write, 오른쪽이 색칠됨 → Read

• 작동과정에 대한 심플한 표현(같은 세로 줄에 있는 스테이지들이 파이프라인 된 것들임)

• 명령어의 실행순서와 나이? 더 일찍 시작한 스테이지가 older 늦게 시작한 스테이지가 younger
• Earlier → 파이프라인의 초반 단계 (IF, ID) Later → 파이프라인의 후반 단계 (EX, MEM, WB)

• 두개의 명령어 사이에 앞 명령어에서 도출된 결과값이 뒤 명령어에 쓰인다면?
  • 파이프라인을 해주지 않으면 둘을 분리해서 진행할 수 밖에없음!
• pipeline register (Flip Flop, 색칠해져있는 곳)